Verilog +:

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Verilog +:

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“+:”、"-:"语法

看到这个语法的时候是在分析AXI lite 总线源码时碰见的,然后查阅了资料,做出如下解释。

1.用处

这两个应该算是运算符,运用在多位的变量中,如下: slv_reg0[(byte_index8) +: 8]



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